module myram #(
    parameter WIDTH = 10  ,               // 数据的位宽(位数)
    parameter DEPTH = 1024,               // 数据的深度(个数)
    parameter DEPBIT= 10                 // 地址的位宽
)(
    //module clock
    input                     clk  ,     // 时钟信号

    //ram interface
    input                     we   ,
    input  [DEPBIT- 1'b1:0]   waddr,
    input  [DEPBIT- 1'b1:0]   raddr,
    input  [WIDTH - 1'b1:0]   dq_i ,
    output [WIDTH - 1'b1:0]   dq_o

    //user interface
);

//reg define
reg [WIDTH - 1'b1:0] mem [DEPTH - 1'b1:0];
integer                         i;

initial
begin
    for(i = 0;i < DEPTH;i = i+1)
        mem[i] = 0;
end 

//*****************************************************
//**                    main code
//*****************************************************

assign dq_o = mem[raddr];

always @ (posedge clk) begin
    if(we)
        mem[waddr] <= dq_i;
end

// always @ (posedge clk) begin
//     dq_o <= mem[raddr];
// end

endmodule




